fpga如何捕捉adc的数据

1、FPGA逻辑的速度一般跟不上高速转换器的总线速度，因此大多数FPGA具有串行器或解串器模块，用以将转换器端的快速。

3、数据由FPGA内部的宽总线处理，其速度远低于连接到转换器的窄总线。但所需的线数则是CMOS的两倍，因而布线可能比较困难。

5、常常使用两个时钟：数据速率时钟和帧时钟。并行LVDS部分提到的所有考虑同样适用于串行LVDS。并行LVDS不过是由多条串行LVDS线组成。