quartus II建立工程（verilog）

1、安装软件破解后，打开软件快捷方式。

2、新建工程File -->New Project Wizard...

3、设置工程路径，如“F:/quartusii_prct/test”，工程名“test”，点击"Nest"，确定“Yes”--再点击“Next”。

4、选择好FPGA系列，在此以型号EP4CE22F17C8为例，两种方法选择：1、通过系列、封装、管脚、速度选择；2、直接在所有可见的器件选择；选择完毕，点击“Next”-->“Next”-->"Finish"，新建工程完成；

5、进入工程，新建verilog文件，点击“File”-->“New”-->"Verilog HDL File"-->"OK"

6、在新建verilog HDL 中输入设计文件（硬件描述功能情况），完毕后，点击保存钱砀渝测（或ctrl+s），文件名为“test.v”保存到自己需要的路径里，选择“保存(S)”默认路径即可；

7、接下来可以编译，点击三角按钮如图，可以观察到编译结果