verilog语言入门教程

1、Verilog语言用于FPGA领域，我们在quartus ii中进行编辑，点击打开quartus ii，如下图所示。

2、在Verilog中，代码以module为一个模块，我们在.v文件头部和尾部分别输入module+模块名和endmodule即可，如下图所示。

3、在module模块名后，我们需要对模块的输入输出端口进行定义，输入相应参数即可，如下图所示。

4、在Verilog中，有三种数据类型，一种是寄存器类型数据，一种是线网型，一种是参数型，参数型数据需要在前面加入parameter，点击即可，如下图所示。

5、我们在使用寄存器类型数据时，需要说明数据位宽，使用[n：0]表示，如下图所示。

6、Verilog中，最常用的语句是always语句，我们要定义always语句的触发条件，常使用系统时钟，点击即可查看，如下图所示。