应知应会的电脑硬件核心知识：[6]CL设置
内存负责向 CPU 提供运算所需的原始数据，而目前 CPU 运行速度超过内存数据传输速度很多。
因此，很多情况下，CPU
都需要等待内存提供数据，这就是常说的“CPU 等待时间”。内存传输速度越慢，CPU
等待时间就会越长，系统整体性能受到的影响就越大。因此，快速的内存，是有效提升 CPU 效
率和整机性能的关键之一。
在实际工作时，无论什么类型的内存，在数据被传输之前，传送方必须花费一定时间去等待传输
请求的响应，通俗点说，就是传输前，传输双方必须要进行必要的通信，而这样就会造成传输的一
定延迟时间。CL
设置一定程度上反映出了该内存在 CPU 接到读取内存数据的指令后，到正式开始读取数据所需
的等待时间。不难看出，同频率的内存，CL
设置低的，更具有速度优势。
上面只是给大家建立一个基本的 CL
概念。而实际上，内存延迟的基本因素，绝对不止这些。内存延迟时间，有个专门的术语叫
“Latency”。要形象的了解延迟，我们不妨把内存当成一个存储着数据的数组，或者一个
EXCEL
表格，要确定每个数据的位置，每个数据都是以行和列编排序号来标示，在确定了行、列序号之
后，该数据就唯一了。内存工作时，在要读取或写入某数据，内存控制芯片会先把数据的列地址传
送过去，这个
RAS 信号（Row Address Strobe，行地址信号）就被激活，而在转化到行数据前，需要经过几
个执行周期，然后接下来 CAS
信号（Column Address Strobe，列地址信号）被激活。在 RAS 信号和 CAS 信号之间的几个执
行周期，就是
RAS-to-CAS 延迟时间。在 CAS 信号被执行之后，同样也需要几个执行周期。此执行周期在使
用标准 PC133 的 SDRAM 大约是
2—3 个周期；而 DDR RAM 则是 4—5 个周期。在 DDR 中，真正的 CAS 延迟时间则是 2—2.5
个执行周期。RAS-to-CAS 的时间，则视技术而定，大约是 5—7 个周期，这也是延迟的基本因
素。
CL
设置较低的内存，具备更高的优势，这可以从总的延迟时间来表现。内存总的延迟时间有一个计
算公式，总延迟时间＝系统时钟周期×CL模式数＋存取时间（tAC）。首先，来了解一下存取时间
（tAC）的概念。tAC
是 Access Time from CLK 的缩写，是指最大 CAS
延迟时的最大数输入时钟，是以纳秒为单位的，与内存时钟周期是完全不同的概念，虽然都是以
纳秒为单位。存取时间（tAC）代表着读取、写入的时间，而时钟频率则代表内存的速度。
举个例子，来计算一下总延迟时间。比如，一条 DDR333 内存，其存取时间为 6ns，其内存时钟
周期为
6ns（DDR内存时钟周期＝1X2/内存频率，DDR333 内存频率为 333，则可计算出其时钟周期为
6ns）。我们在主板的 BIOS
中，将其 CL 设置为 2.5，则总的延迟时间＝6ns X2.5＋6ns＝21ns。而如果 CL 设置为 2，那么
总的延迟时间＝6ns
X2＋6ns＝18ns，就减少了 3ns 的时间。
从总的延迟时间来看，CL 值的大小起到了很关键的作用。所以，对系统要求高和喜欢超频的用户
，通常喜欢购买 CL
值较低的内存。目前，各内存颗粒厂商除了从提高内存时钟频率来提高 DDR 的性能之外，已经
考虑通过更进一步的降低 CAS
延迟时间，来提高内存性能。不同类型内存的典型 CL 值并不相同。例如，目前典型 DDR 的 CL
值为 2.5 或者 2，而大部分 DDR2
533 的延迟参数都是 4 或者 5，少量高端 DDR2 的 CL 值可以达到 3。
不过，并不是说 CL
值越低性能就越好，因为其它的因素会影响这个数据。例如，新一代处理器的高速缓存较有效率
，这表示处理器比较少地直接从内存读取数据。再者，列的数据会比较常被存取，所以
RAS-to-CAS
的发生几率也大，读取的时间也会增多。最后，有时会发生同时读取大量数据的情形，在这种情
形下，相邻的内存数据会一次被读取出来，CAS
延迟时间只会发生一次。
选择购买内存时，最好选择同样 CL 设置的内存。因为不同速度的内存，混插在系统内，系统会
以较慢的速度来运行，也就是当 CL 2.5 和 CL
2 的内存同时插在主机内，系统会自动让两条内存都工作在 CL 2.5 状态，造成资源浪费。